• Конференция
  • Поиск
    • Обзоры
    • Новости
    • Блоги
    Статьи Новости

    Технология RAMBUS: теория функционирования


    На данный момент существует только один способ повышения пропускной способности (BW — BandWidth) любой подсистемы — это увеличение либо частоты коммутации шины, либо ее "ширины" (разрядности). Совместное увеличение этих параметров довольно проблематично и имеет быстрое "насыщение", поскольку влияние электромагнитной интерференции (ЭМИ) и частотных эмиссий в этом случае возрастает нелинейно — EMI=kIAf2. Это обстоятельство вынуждает разработчиков идти на компромиссы. В противовес технологии SDRAM, где используется 64bit магистраль и частоты до 133MHz, Rambus DRAM предоставляет 16bit шину и результирующую частоту обмена до 800MHz, используя технологию DDR, передавая/принимая данные по фронту/срезу синхросигнала. Узкая шина и сверхвысокая частота значительно повышают эффективность использования и загрузку канала, максимально освобождая протокол от временных задержек. Итак, детально рассмотрим технологию Rambus DRAM.

    Вообще, существует три разновидности памяти RDRAM, представляющие собой некую эволюцию развития технологии: Base (BRDRAM), Concurrent (CRDRAM) и Direct (DRDRAM). Отличие первого и второго совсем небольшие, а вот изменения последнего просто революционны. Причем, технологии Base и Concurrent настолько сильно переплетаются, что, в принципе, это одно и тоже.

    Основные типы технологии RDRAM
    ПараметрBase RDRAMConcurrent RDRAMDirect RDRAM
    Частота синхронизации250-300 MГц300-350 MГц400 MГц
    Результирующая частота (с учетом DDR)500-600 MГц600-700 MГц800 MГц
    Пиковая пропускная способность500-600 Mбайт/с600-700 Mбайт/с1.6 Гбайт/с
    Шина данных (базовая/ECC)8/9 бит8/9 бит16/18 бит
    Загрузка 32bit протокола60%80%97-100 %
    Интерфейс общего питания (CMOS)3.3 В3.3 В2.5 В
    Размахактивных уровней сигналов1.0 В1.0 В0.8 В
    Диапазон напряжений "точка-точка" (RSL)1.5-2.5 В1.5-2.5 В1.0-1.8 В
    Опорное напряжение2.0 В2.0 В1.4 В
    Число высокоскоростных сигналов RSL131330
    Число выводов для каждого из каналов323272
    Тип корпуса микросхемы RDRAMSHP/SVPSHP/SVPCSP (EBD/CBD)

    Технология Direct Rambus DRAM, разработанная компанией Rambus, представляет собой высокоскоростную замкнутую систему функционирования, которая имеет свою адаптированную логику управления и точно рассчитанные параметры. DRDRAM позволяет достичь очень больших пиковых скоростей передачи данных: до 1.6 Гбайт/с на один канал и до 6.4 Гбайт/с при четырех каналах. Вся подсистема состоит из следующих компонентов: основной контроллер (RMC — Rambus Memory Controller), канал (RC — Rambus Channel), разъем для модулей (RRC - Rambus RIMM Connector), модуль памяти (RIMM — Rambus In-line Memory Module), генератор дифференциальных синхроимпульсов (DRCG — Direct Rambus Clock Generator) и сами микросхемы памяти (RDRAM — Rambus DRAM). Физические, электрические и логические принципы и согласования, применяемые в системе, определены компанией Rambus и должны строго выполняться всеми производителями для соблюдения абсолютной совместимости ее частей, так она функционирует на очень большой частоте 600/711/800 МГц, синхронизируясь сигналом 300/350/400 MГц соответственно.

    Сигнальный протокол Direct Rambus основан на новом электрическом интерфейсе RSL (Rambus Signaling Levels), дающем возможность при помощи технологии удвоенной передачи данных (DDR — Double Data Rate) получить результирующую частоту 600/711/800 MГц и использовать стандартный CMOS-интерфейс (см. схему 1 и схему 2) сигналов управленияядра ASIC (Application Specific Integrated Circuit). Высокоскоростной протокол сигналов RSL использует низковольтный размах (Swing) номинальных напряжений логического "0" (VOH=1.8 В) и логической "1" (VOL=1.0 В) с разностью 0.8 В (VCOS=VOH-VOL).

    За счет внешнего опорного напряжения (VREF=1.4 В) стандартного CMOS-интерфейса, генерирующегося при помощи резистивного делителя, логические значения "0" и "1" представляются как 2.5 В (VOH,CMOS) и 1.7 В (VOL,CMOS) соответственно, т.е. разрядность составляет все те же 800 мВ, чтобы сохранить совместимость дискретизации уровней.

    Меры частотного "разнесения" сигнальных групп вынужденные, и направлены на разделение стандартных сигналов питания/контроля (CMOS), и высокоскоростных (RSL) командных сигналов и интерфейса приема/передачи данных для уменьшения паразитного воздействия ЭМИ и ВЧ-шумов коммутаций шины.

    Генератор дифференциальных синхросигналов

    Тактовый генератор вырабатывает импульсы с частотой 267-400 MГц, которые распространяются от крайней точки канала к контроллеру (CTM — Clock To Master), где разворачиваются и по другой линии идут в обратном направлении (CFM — Clock From Master), после чего попадают на терминатор (нагрузку, VTERM=1.8 В). Четкое согласование становиться возможным благодаря двум блокам автоподстройки длительности задержки в библиотечном макроядре (RAC — Rambus ASIC Cell), которые производят синхронизацию исходящих и входящих сигналов: блок передачи (TDLL — Transmit Delay Locked Loop) и блок приема (RDLL — Receive Delay Locked Loop). Передача команд и данных (блок TDLL) основана на эффекте точной 180° квадратурной фазы, выполняемой в цикле CFM. Все сигналы, распространяющиеся по направлению к контроллеру, синхронизируются входящими тактовыми импульсами, а сигналы, исходящие из контроллера — импульсами, идущими по направлению к нагрузке (функции блока RDLL). В процессе работы каждый блок DLL периодически осуществляет частотную ре-калибровку, учитывая условия функционирования, температуру (документ JESD63), возможные девиации напряжения и частоты. Ре-синхронизация (Re-Sync) всех узлов подсистемы, включая физические интерфейсы типа сдвига уровня напряжения и восстановления синхросигналов, представляется отдельным особенным комплексом мер, поскольку с увеличением частоты, длина волны сигнала становиться более короткой относительно собственной сигнальной трассы. В этом случае полагаться на пассивные элементы задержки (например, RC-цепь), помогающие восстановить "плывущий" протокол синхронизации, довольно опасно, учитывая влияние температуры, напряжения и 3s-вариаций (зависимость сечения рассеяния электромагнитной волны от ее частоты).

    Непосредственно сам генератор представляет собой отдельную микросхему с внешним интерфейсом 24pin 150mil SSOP, и обеспечивает "гибкий синхронизм" управления по дифференциальному импульсу с минимальным периодом следования импульсов 50ps: вырабатывает синхросигналы, необходимые для функционирования отдельных компонентов памяти, синхронизирует частоту каналов с внешней системой или синхроимпульсами системного процессора, обеспечивает независимое тактирование отдельных каналов. Кроме чего формирователь обеспечивает независимое тактирование отдельных каналов, если это предусмотрено его внутренней схемотехникой, для чего применяется специализированная версия DRCG-D (Dual Direct Rambus Clock Generator) интерфейса 28pin 170mil TSSOP, поскольку обычно используется правило «один генератор на один канал». Помимо этого DRCG поддерживает коэффициенты умножения частоты 8x, 6x, 4x, 8/3x и два расширенных режима функционирования: режим Clk Stop ("clock off" — прекращение подачи на внешние цепи каналов синхроимпульсов, позволяющее осуществлять быстрые транзакции между периодами clock-off/clock-on и действующее совместно с режимом "дремоты" NAP интерфейса RDRAM/RAC) и режим Power DowN (переход системы в состояние пониженного энергопотребления для минимизации рассеивания мощности, который действует совместно с режимом деактивации PDN интерфейса RDRAM/RAC). Генератор DRCG-D поддерживает коэффициенты умножения 8, 6, 4, 8/3, 9/2 и 16/3, и частоту синхронизации канала 267-533 MHz. Сигнальный интерфейс генератора предусматривает 20 сигнальных групп(здесь и далее в аналогичном контексте имеется в виду число групп отдельных сигналов без учета разрядности отдельной сигнальной шины).

    Внутренние блоки DRCG предусматривают наличие транзитного (BypassMux), тест (TestMux) и основного (MainMUX) мультиплексоров, дифференциального выходного буфера (DOB — Differential Output Buffer), фазового детектора (fD — Phase Detector), блока выравнивания фазы сигнала (Phase Aligner) и двух делителей (A/B) во входной цепи внутрикристального блока фазовой автоподстройки частоты (PLL — Phase Locked Loop), который введен с целью создания петли обратной связи для стабилизации частоты на выходе.

    Специальная "усеченная" версия тактового генератора (DRCG-Lite), пакующегося в корпус типа 16pin 225mil TSSOP, рассчитана на применение в системах с "низкочастотным" входом: внешний интерфейс DRCG-Lite содержит опорный вход от внешнего кварцевого резонатора (сигнал XIN), где нижний порог значения входной частоты составляет 14.0625 МГц, а типичный — 18.75 MГц. Также предусмотрен "низкочастотный" опорный выход (сигнал XOUT) для создания петли обратной связи в цепи внешнего резонатора, контролирующую девиации опорной частоты. Кроме этого имеется второй LVCMOS-выход (сигнал LCLK), реализованный по схеме частотного делителя, дающего половину опорной частоты и применяющийся для синхронизации остальных компонентов системы. Lite-генератор примененяется в "изолированных" системах с замкнутым циклом синхронизации (например, в видеоадаптерах), с использованием памяти, работающей в частотном диапазоне 300-400 MГц, и поддерживает коэффициенты умножения частоты 16x и 64/3x.

    В состав блок-схемы DRCG-Lite входят: блок формированияисходящих синхроимпульсов (OSC — Output Signal Clocks), умножитель (Multipler), блок ФАПЧ (PLL), делитель выходного OSC-синхросигнала (/2) и два дифференциальных выходных буфера (DOB).

    Активная мощность генераторов составляет менее 350 мВт при опорном напряжении (VDD) 3.3 В. Как дополнение, введен специальный режим спектральной модуляции тактового импульса (SSC — Spread Spectrum Clock) в диапазоне 30-33 КГц для минимизации паразитного воздействия электромагнитной интерференции.

    Поскольку DRCG является задающим устройством согласования внешних и внутренних цепей Rambus DRAM, рассмотрим детально схему синхронизации всей подсистемы. Входной сигнал REFCLK подается на преобразователь В, находящийся во входном каскаде ФАПЧ. Делитель А, находящийся в цепи обратной связи ФАПЧ, генерирует промежуточную частоту PLLClk=RefClk*(A/B), где RefClk=PClk*4N/(M*X). Важен также параметр Y=4N/(M*X)=RefClk/PClk, характеризующий степень зависимости опорной частоты (RefClk) от частоты синхронизации с внешней системой (PClk). Выводы MULT[1:0], подающие сигнал на вход делителя А, задают коэффициент умножения ФАПЧ: X=A/B.

    Частоты PClk и SynClk различаются, однако передаточная логика, входящая в состав контроллера RMC, должна выбрать подходящий делитель M или N таким образом, чтобы выполнялось обязательное условие эквивалентности: PClk/M=SynClk/N. Например, рассмотрим стандартный случай, когда CTM=400 MГц, PClk=133MHz и SynClk=100MHz: получим коэффициенты M=4, N=3 и имеем частотную зависимость PClk/M=SynClk/N=33 МГц. Параметр f@PD характеризует частоту на фазовом детекторе относительно действующей частоты (PClk/SynClk) на делителе (M/N). Фактически, f@PD=PClk/M=SynClk/N.

    Блок приложений (Application Unit), входящий в состав RMC.d1, управляет сигналами по линиям M2m1[2:0] (шина соединения блока приложений и блока механизмов, являющаяся входной линией передаточной логики, и определяющая степень значимости коэффициента M), N2m1[2:0] (шина соединения блока приложений и блока механизмов, являющаяся входной линией передаточной логики, и определяющая степень значимости коэффициента N) и MULT[1:0] (шина передачи от блока приложений к DRCG, использующая параметр Х, определяющий степень отношения между PClk и RefClk), передавая их в передаточную логику и компоненты DRCG. Сами входы напрямую связанычастотными отношениями между PClk, SynClk (SClk) и CTM/CTMN (CTMN выступает как негативный "двойник" CTM — особенность дифференциального протокола) через коэффициенты M и N следующими зависимостями: M2m1=(M/2)-1 и N2m1=(N/2)-1.

    Задание коэффициентов умножения и деления блока ФАПЧ DRCG

    MM2m1[2:0]
    4001
    6010
    8011


    NN2m1[2:0]
    4001
    6010


    ABXMULT[1:0]
    41400
    838/301
    61610
    81811

    В генераторе DRCG-Lite умножение ФАПЧ происходит при помощи входного сигнала S0 стандартного LVCMOS уровня 3.3 В через внутренний "сглаживающий" резистор: значение "0" соответствует коэффициенту 16, значение "1" или "открыт" — 64/3. Сигналы S[2,1] определяют тестовый интерфейс Lite-генератора.

    Передаточная логика DRCG (Transmit Logic) поддерживает четыре коэффициента, которые получаются из отношения PClk/SynClk. Иными словами, поскольку CTM=4*SynClk, то основной коэффициент частотной зависимости (GRLR — Gear-Ratio Logic Ratio) напрямую зависит от отношения GRLR=PClk/SynClk=M/N.

    Зависимость частоты на входе фазового детектора f@PD от коэффициентов
    CTM/CFMPClkSynClkABMNGRLRf@PD
    267 MГц67 MГц67 MГц81221.033 MГц
    300 MГц100 MГц75 MГц61861.33(3)12.5 MГц
    400 MГц100 MГц100 MГц81441.025 MГц
    267 MГц133 MГц67 MГц41422.033 MГц
    400 MГц133 MГц100 MГц61861.33(3)16.7 MГц

    Когда входной сигнал STOPB активного высокого уровня, тактовый генератор находится в нормальном режиме работы (Normal) и выходы CLK/CLKB являются дополнительными выходами к уже имеющемуся выходу (PAClk) у стабилизатора фазы.

    Контрольные сигналы состояния DRCG
    СостояниеPWRDNBSTOPBClock SourceOutput Buffer
    Power Down0XДезактивированЗаземлен
    Clk Stop10АктивенВыключен
    Normal11АктивенВключен

    Когда сигнал STOPB имеет низкий уровень, генератор пребывает в состоянии приостановки синхронизации (Clk Stop): подача тактовых сигналов приостанавливается, выходные однонаправленные транзисторы находятся в выключенном состоянии и выходы CLK/CLKB направляются внутренними цепочками резистивных делителей к уровню останова насыщения дифференциального протокола (VX,STOP).

    Выбор CLK STOP режима функционирования генератора
    РежимSTOPBPWRDNBCLKCLKB
    Normal11PAClkPAClkB
    Clk Stop01VX,STOPVX,STOP

    Режим транзитной передачи (Bypass Mode) устанавливается посредством высокоскоростного тактового выхода блока ФАПЧ (PLLClk), совмещенного с выходами CLK/CLKB генератора, минуя блок стабилизации фазы. Режим тестирования (Test) выбирается входом REFCLK и состояниями выходов CLK/CLKB в обход блоков ФАПЧ и стабилизации. В режиме тестирования на выходе (Output Test) линии CLK/CLKB переходят в высокоимпедансное состояние (Hi-Z — третье состояние, при котором сопротивление стремиться к бесконечности и ток практически не протекает) — этот режим сертифицирован для тестирования компонентов и общего уровня состояния системы. Внутренние цепи резистивных делителей используются для введения в режим Clk Stop (установка VX,STOP), останавливая режим выходного тестирования. Биты S[1:0] являются задающими для введения генератора в один из четырех режимов функционирования.

    Выбор текущего режима функционирования DRCG
    РежимS[1:0]CLKCLKB
    Normal00PAClkPAClkB
    Bypass01PLLClkPLLClkB
    Test11RefClkRefClkB
    Output Test (OE)10Hi-ZHi-Z

    Контроллер RAMBUS

    Основой контроллера RMC (название «первой» версии — RMC.d1) является специализированная микросхема библиотечного макроядра (RAC — Rambus ASIC Cell), которая формируетуправляющие сигналы и сигналы синхронизации (SynClk) для памяти и обмена данными с компьютером (PClk). Частота сигнала синхронизации (SClk) ядра ASIC (62.5-100 MГц) составляет 1/4 от номинала частоты высокоскоростных сигналов (CTM/CFM), следующих по каналу, или 1/8 от результирующей частоты обмена данными (600-800 MHz). Частота импульсов (62.5-200 MГц) системных синхросигналов (PClk) мультиплексирована и напрямую зависит от передаточного коэффициента M/N (1.0-2.0) значения частоты CTM/CTMN (300-400 MГц). Основная функция RAC, как основы ASIC I/O (специализированных цепей ввода/вывода), состоит в преобразовании высокоскоростных сигналов RSL канала Rambus в низкоскоростные сигналы CMOS-уровня, предусмотренные коммуникационным интерфейсом ASIC. Управляющий протокол RAC составляет 1/2 от пиковой пропускной способности канала — 0.8 Гбайт/с. Внешний сигнальный интерфейс RMC предусматривает 37 сигналов общего назначения.

    Само ядро (RAC) состоит из двух блоков автоподстройки длительности задержки (R/T DLLs), генерирующих сигналы синхронизации протоколов прямого и обратного следования данных (CTM/CTMN и CFM/CFMN), двух блоков управления автоподстройкой частоты (TClk/RClk), цепи управления интерфейсом ввода/вывода (I/O Driver), защиты цепей от возникновения электростатических разрядов (ESD — Electrostatic-Discharge-Sensitive), согласно JESD625-A, сдвиговых регистров ввода/вывода (RegShift), двух пар мультиплексоров (8:1 Mux) и двух пар демультиплексоров (1:8 DeMux), блока тококонтроля (CCB — Current Control Block) с двумя режимами управления (автономным и ручным), блока поворота фазы (TClk/RClk Blocks) и блока тестирования (Test Block).

    RAC имеет достаточно гибкий интерфейс коммуникации с более простыми контроллерами памяти, создания многопортовых контроллеров или высокоскоростной коммуникационной шины типа "чип-чип" (chip-to-chip) — например, для соединения нескольких отдельных контроллеров RMC друг с другом (максимум до 64 в системе на основе DRDRAM) для создания многоканальной и/или многоуровневой иерархии подсистемы памяти.

    Понятно, что контроллеры подсистем Concurrent и Direct различаются внутренней схемотехникой, внешним интерфейсом и способом построения. Поэтому в контексте составляющих подсистем Rambus здесь и далее имеется ввиду именно Direct Rambus — для CRDRAM, где это необходимо, будет делаться соответствующее пояснение. Интерфейс ядра также характеризует функционирование RAC как высокопроизводительного параллельно-последовательного и последовательно-параллельного преобразователя, выполняющего упаковку/распаковку функций RDRAM на высокой частоте в широкие 64bit пакеты адреса на прием (RDataQ[63:0]) и передачу (TDataQ[63:0]), и аналогичные 144bit синхронные данные на прием (RDataA[71:0], RDataB[71:0]) и передачу (TDataA[71:0], TDataB[71:0]) отдельно. Тестовый интерфейс и интерфейс отладки ядра RAC предусматривает 20 сигнальных групп.

    К одной RАС можно подключить до четырех каналов, функционирующих абсолютно независимо друг от друга — можно сказать, что RAC физически напрямую, через выводы микросхемы, соединено с каналом. В свою очередь, каждый канал поддерживает максимум до 32 микросхем памяти Direct RDRAM (грубо говоря, до трех модулей RIMM) или до 16 микросхем Concurrent RDRAM (модульная организация не поддерживается), что связано с длиной пробега сигнала и его затуханием. У каждого канала есть отдельный управляющий блок (Driver), который отвечает за состояние микросхем памяти в подсистеме, их ответы, а также транслирует команды RAC в пакеты протокола Rambus.

    Канал создает электрическую связь между контроллером и микросхемами RDRAM, и представляет собой 30 высокоскоростных линий, передающих данные по фронту/срезу синхронизирующих сигналов (согласно документа JESD79) частотой 400 MГц с результирующей 800MHz. Использование такой большой частоты стало возможным благодаря применению резистивного терминатора (серии нагрузочных сопротивлений) на конце канала, подавляющего паразитные отражения высокоскоростных сигналов с минимальной разностью логических уровней (0.4-0.8 В с учетом порога переключения между активными уровнями — "cross-point", VX=VX+-VX-), хорошо рассчитанной топологии сигнальных трасс для соблюдения одинаковой дистанции пробега сигналов по разным проводникам, прецизионных дифференциальных синхросигналови большой плотности размещения элементов с короткими соединениями.

    Восемь сигналов (StopTDA, StopTDB, StopTQ, StopRDA, StopRDB, StopRQ, Nap и PwrUp) активируют/деактивируют различные сигнальные группы RAC, что помогает уменьшить потребляемую мощность ядра, когда логические блоки временно не используются.

    Основные активные состояния логических блоков RAC
    СостояниеОписаниеПотребление мощности
    PDNPowerDowN state — состояние полной деактивацииВсе деактивировано
    NAPNAP state — состояние "дремоты"ФАПЧ частично функционируют
    STBYSTand-BY state — состояние готовностиФАПЧ работают, тактовые буферы — нет
    ATTNATTentioN state — состояние активностиФАПЧ и тактовые буферы работают

    Каждый из блоков приема/передачи (мультиплексоры и демультиплексоры) должен постоянно "плавать" между состояниями STBY и ATTN, используя необходимый управляющий сигнал StopХХХ — такого рода перемещения между этими двумя состояниями активности являются независимыми или зависимыми, и определяются сигналами StopT и StopR по утвержденному (уровень сигнала, достаточный для однозначного фиксирования перехода приемником, активный уровень) состоянию PwrUp и деактивированному Nap. Когда Nap/PwrUp не утвержден/утвержден, состояние NAP/PDN является выходным, а ATTN или STBY — входящими в зависимости от значения сигналов управления StopT и StopR. Так, например, когда вход PwrUp деактивирован, основные функционирующие блоки входят в состояние PDN из которого могут немедленно выйти. Тоже самое происходит, когда состояние Nap является утвержденным, из которого блоки могут выйти лишь через время t31 (интервал действия NAP: 0.005-10 ms). Во время активности сигналов StopT и StopR действительный Nap позволяет минимизировать потребляемую мощность в состоянии «дремоты». Случай одновременной активации Nap и деактивации PwrUp является предшествующим состоянию PDN, которое утвердится в следующий момент.

    Собственно сами сигналы канала разделены на три группы: мультиплексированная 16/18 bit шина данных (DQA[8:0]/DQB[8:0]), 3bit адрес строки (RQ[7:5]) и 5bit адрес столбца (RQ[4:0]). Использование раздельных линий для адресов строки и столбца позволяет увеличить быстродействие системы, а также уменьшить влияние перекрестных помех (эффект Crosstalk). Синхронизация всего канала построена таким образом, что передающиеся сигналы распространяются всегда в одном направлении с тактовыми импульсами — это позволяет избежать эффекта запаздывания сигнала к дальним микросхемам памяти в конце канале за счет преодолеваемого расстояния.

    Контроллер памяти является блоком цифровой логики, принадлежащей семейству специфических интегрированных цепей (ASIC — Application Specific Integrated Circuit),соединяющимся с подсистемой Rambus. Он управляет логическим слоем подсистемы, объединяя RAC и блок приложений, и существует в двух вариантах: открытом (электронная модель на VHDL и Verilog, уже готовая к интеграции вовнутрь микросхемы любого контроллера без каких-либо существенных изменений в интерфейсе базовой логики) и закрытом (в виде отдельной микросхемы). RMC осуществляет основные функции мультиплексирования/ демультиплексирования для преобразования 16bit последовательной шины с частотой следования импульсов 800 MГц в 128bit шину с частотой 100MHz, штатно работает на частоте 1/8 от результирующей (600-800 MГц), принимает транзакции чтения/записи от блока приложений, и оптимальным способом осуществляет управление операциями между RAC и микросхемами RDRAM, включая минимальные задержки в цикле чтения данных. Контроллер поддерживает интерливные (чередующиеся) транзакции, разрешая доступ к строке (RAS — Row Access) в одном или нескольких логических банках микросхемы памяти, в то время, когда доступ к столбцу (CAS — Column Access) осуществляется в другом.

    RMC.d1 состоит из блока генерации адреса, маски и слоя (Field, Mask & Merge), соединенного с блоками генерации карты (Map) и региона (Region U/V); блоков чтения и записи данных (Read/Write Data); блока динамического изменения частоты синхронизации с основной подсистемой (PClkEn), выполняющего функции адаптации коэффициента умножения частоты для вариации коммутаций PClk и SynClk, позволяющих максимально увеличить отдачу блока приложений; машины состояния (BfPt), блоков задержки/накопления (Stall), управления (Control), регенерации и тококонтроля (Refresh & CC), останова (Stop), обработки и выдачи данных (DQA/B), генерации адреса стоки (Row) и столбца (Col), и блока слежения за общим состоянием (Ref/Rlx). Основу RMC.d1 составляют четыре буфера транзакций (Z) с основными состояниями {E, F, G, H}, каждый из которых содержит машину состояний (State Machine), логику выбора подходящего адреса (Match) для проверки конфликтов банка и устройства, и буферный регистр (BufReg). Сигнальный интерфейс контроллера содержит 15 линий ввода/вывода, 11 синхросигналов и 57 сигналов общего назначения (смешанная группа).

    Узкоспециализированная версия RMC2 (или RMC.d2) является "усеченным" вариантом RMC.d1, разработанным специально для выполнения сжатых логических и физических операций подсистемы Rambus. Проще говоря, логические операции (типа "банк не может быть активирован, пока все соседние банки не перезарядятся") рассматриваются отдельно от тайминговых (например, "банк не может активизироваться, пока не пройдет цикл перезаряда, tRP") и операций удаления (такие, как "слово не может быть считано, пока записанные данные не передадутся непосредственно в ядро памяти"). К особенностям данной версии относятся: полная оптимизация для передачи 128bit пакетов, логическое кодирование (RTL Coding), поддержка управления операциями над страницами (Page Policy) и запросов пакетов различной длинны, полная синхронизация выполняемых операций с системной частотой до 200 MГц, а также ручное или автономное управление калибровкой протокола RDRAM. Обеспечить оптимальную пропускную способность канала для любого рода запрошенных последовательных транзакций возможно без перенаправления пакетов между транзакциями, которые обслуживаются по порядку. В режиме закрытой страницы (Close-Page) приборы памятиRDRAM пребывают в "расслабленном" (NAP, готовы ко входу в режим STBY) состоянии, однако в режиме открытой страницы (Open-Page) микросхемы постоянно находятся в состоянии активности (ATTN), чтобы уменьшить задержку доступа к столбцу (CAS Latency). В то время, как система на основе RMC.d1 поддерживает три региона RDRAM, контроллер RMC2 поддерживает только два: все микросхемы памяти в регионе имеют собственный размер поддерживаемой страницы, номер строки/банка, тип логического банка (сдвоенный или независимый) и общее/раздельное ядро.

    Детально рассмотрим схему продвижения транзакций по блокам контроллера RMC.d1, поскольку именно он является основой Rambus. Итак, транзакция стартует на входе Start по факту передачи команд (шина Op) и адресов (шины Ai и Ao). Все транзакции чтения из памяти, чтения данных и маскирования передаются по шинам W (Write) и M (Mask). Адрес входа (Ao) конвертируется в адрес карты (Am), который сравнивается с имеющимся массивом переменных для определения направления транзакции в регион U или V (Rgn1) и "сливается" с двумя адресами установки A[1:0]. В результате этого адресные поля D, B, R, C1 и C0 (микросхема, банк, строка и столбцы) извлекаются и генерируют адресные маски (DBMsk0, DBMsk1, DMsk и BMsk). Эта адресно-масочная информация загружается в один (Z) из четырех буферов транзакций {E, F, G, H} для выполнения транзакций. Для загрузки адресно-масочной информации буфер входит в состояние PZ посредством фиксированных девяти или восьми последовательных состояний (длина последовательности зависит от длительности цикла открытия о полного обновления страницы банка микросхемы RDRAM, tRC). Четыре буфера загружаются транзакциями в последовательной фиксированной круговой системе. Шина BfPtZ генерирует состояния машины PZ по возрастанию в ходе поступления транзакций в буфер.

    Вообще говоря, транзакции могут стартовать и быть загружены лишь в том случае, когда в них нет необходимости — это дает возможность всегда резервировать ранние транзакции. В случае обнаружения конфликта, сигнал задержки (Stall) вынуждает форсировать один или несколько циклов SynClk.

    Адрес карты (Am) незаконченной транзакции сравнивается с резервными адресами установки (A0Z, A1Z) в каждом из четырех буферов. Эти сравнения завершаются под управлением резервных масок (DBMsk0Z, DBMsk1Z, DMskZ и BMskZ) и заблаговременно поступают в блок задержки/накопления. Когда команда остановки утверждена, предотвращается незаконченность передачи загруженных данных в следующий транзакционный буфер и останавливается приращение буферной указательной шины (BfPtZ) от следующего буфера.

    Блок генерации адреса строки принимает D, T и R адресные поля при помощи пакетов ROWA совместно с командой ACT по ходу выполнения транзакции. По окончании транзакции пакет ROWR совместно с командой RLX пересылаются, если необходимая для выполнения этой операции функция активирована, для чего используется адрес DZ от связанного буфера транзакций.

    Блок регенерации и тококонтроля поддерживает таймеры и счетчики, использующиеся для выполнения внутриблочных операций, которые включают в себя регенерацию RDRAM, управление текущим состоянием микросхем памяти и RAC, и степень их синфазности. Кроме этого, данный блок управляет некоторыми операциями и сигналами (RefRdy, CCRdy, SCRry, CRRdy) с индикацией момента начала передачи внутриблочных транзакций, и осуществляет регенерацию банков адреса (BRef) и управления током адресуемого устройства (DCC). Адресации используются блоком генерации адреса строки для вырабатывания пакетов ROWR, производящих внутриблочные операции. Блок генерации адреса столбца выдает пакеты (COLC, COLX и COLM) для каждой поступающей транзакции, используя PZ-состояние шины как запасной источник адресации шин DZ, BZ, C0Z и C1Z. Транзакция записи необходима для всех шин маскирования MD[2:0] от блока записи данных (WDB) или для резервирования масок (M0Z и M1Z) от буфера транзакций.

    Блок обработки и выдачи данных генерирует D-пакеты для выполнения записи транзакций, используя все необходимые для этого шины данных WD[2:0] от WDB или для резервирования масок (W0Z и W1Z) от буфера транзакций. Блок чтения данных (RDB) принимает Q-пакеты и управляет R-шиной (чтения). WDB и RDB совместно генерируют стробы сигналов WRdy и RRdy.

    Данные и сигналы управления передаются по каналу пакетами, каждый из которых всегда состоит из восьми посылок, независимо от того, сколько информации нужно передать — это обеспечивает совместимость с будущими модулями памяти большего объема. Передачи осуществляются фрагментами восемь раз, следовательно, один пакет позволяет передать 128bit данных (8x 16bit), 24bit (8x 3bit) строки и 40bit (8x 5bit) столбца — в сумме 64bit адрес. Использование небольшого числа линий позволяет уменьшить искажения сигнала при больших частотах.

    Внутренние транзакции RMC.d2 выполняются несколько иначе. Логические пакеты следуют через модуль протоколов (PM — Protocol Module), который принимает запросы на транзакции от блока интерфейса шины (BIU — Bus Interface Unit). Запросы всех строчных (Row) и столбцовых (Column) пакетов необходимо выполнять в цикле запрошенных транзакций, в правильном логическом порядке. Тайминговые пакеты и операции возврата следуют через модуль уплотнения (CM — Constraint Module), который принимает пакеты запроса от модуля протокола и выдает уже "форматированные" пакеты непосредственно в RAC, но только тогда, когда все текущие операции исполнены. В пределах PM они разделяют блок протокола обслуживания (SPU — Service Protocol Unit) для каждой незавершенной транзакции, а в пределах CM — таймер уплотнения (CT — Constraint Timer) для каждого пакета, задержанная временная диаграмма которого еще не полностью обработана.

    RMC2 не закрывает страницу, если другая незавершенная транзакция адресована этой же странице, даже если активизировано управление операций над закрытой страницей. Например, необходимо выполнить операцию доступа для чтения закрытой страницы банка в такой последовательности: ACT-RD-[RD-…]-PREX. Однако, если в течение выполнения этой транзакции принимается другая транзакция этой же страницы (попадание в страницу, Page Hit), SPU пропустит пакет PREX для первой транзакции и пакет ACT для второй. Новая транзакция может быть принята и стартовать синхронно по каждому системному импульсу PClk. Максимально могут быть незавершенными одновременно до семи транзакций, что обеспечивает оптимальную пропускную способность при выполнении операций над закрытыми страницами и получается из соотношения tRC/tPACKET=7 памяти с градацией (время доступа к строке, длительность произвольного доступа или цикл ядра, tRAC — Row Access time, Random Access time или Core Access time) -45 или -50. Длительность интервала tPACKET (длительность пакета) для микросхем CRDRAM и DRDRAM составляет 4tCYCLE и содержит 8bit информации вне зависимости от типа (Concurrent/Direct RDRAM), скорости (частоты синхронизации) и продолжительности цикла ядра прибора памяти. Это соотношение справедливо для рассчета максимального количества одновременно незавершенных транзакций у любой микросхемы RDRAM. Причем, каждая незавершенная транзакция требует наличия собственного SPU. Количество возможных незавершенных транзакций может модифицироваться для каждого отдельного приложения, таким образом минимизируя логическую сумму. Например, для микросхем памяти RDRAMс tRAC -50, количество незавершенных транзакций может доходить до 8, но если ASIC не может генерировать такое количество транзакций, то их число может быть уменьшено.

    Микросхемы памяти RDRAM

    Rambus DRAM — это непосредственно носители информации. В случае Concurrent RDRAM (CRDRAM), чип пакуется в специальный 32 выводной корпус типа SVP-32 для вертикального монтажа (Surface Vertical Package) или SHP-32 для горизонтального монтажа (Surface Horizontal Package), при чем в обоих случаях электрические выводы микросхемы располагаются только с одной стороны. Разница этих типов корпусов состоит лишь в расположении механических контактов (по два с каждой стороны от электрических выводов у SVP-32 и столько же, но на противоположной торцевой стороне от электрических выводов у SHP-32), закрепляющих микросхему в ее монтажном положении. Разрядность микросхемы памяти допускает гибкость конфигурации: применение дополнительных одного бита (CRDRAM) и двух бит (DRDRAM) дают возможность создания модулей с использованием кода коррекции ошибки (в приборах CRDRAM применен механизм контроля четности, Parity), или построения системы нестандартного объема (72/144/288 Мбайт), или обходиться методом обычного резервирования (64/128/256 Мбайт). Поскольку микросхемы в канале соединяются в последовательную цепочку, то разрешается использовать «микс» микросхем стандартного внешнего интерфейса (8/16 bit) и расширенного (9/18bit, Parity/ECC) — при этом система будет функционировать в «стандартном» режиме, а дополнительные разряды логически «обрезаются» контроллером.

    Стандартное ядро микросхемы CRDRAM содержит два (16/18 Мбит микросхемы) или четыре (64/72 Мбит приборы) независимых (Independent) логических банка (схема организации 2i или 4i), каждый из которых организован по 512 или 1024 строки (64/72х256х512 или 64/72х256х1024) соответственно. При этом, каждая строка, состоящая из 1 Кбайт или 2 Кбайт общего объема ядра, может быть активизирована в любое время (команда ACTV) и адресовать 1 Кбайт или 2 Кбайт страницу. В свою очередь, каждый банк связан со своим строчным кэшем (усилителем уровня, SenseAmp), который в 9-10 раз больше, чем у стандартных DRAM — 64/72х256 Page. Столбцовая адресация (команды READ и WRITE) может активизировать адресуемую страницу, поскольку эти операции выполняются страничным декодером (усилителем) для каждого банка отдельным.

    Интерфейсная логика внутренних цепей микросхемы CRDRAM состоит из мультиплексора (8:1 Mux) и демультиплексора (1:8 DeMux), соединенных 64/72 bit шинами с набором из шести регистров общего назначения: типа устройства (DEVICETYPE, указывающий объем микросхемы и тип информации), идентификации (DEVICEID, задающий базовый адрес микросхемы), режима работы (MODE, определяющий режим функционирования прибора), планирования (REFROW, устанавливающий адреса регенерации в цикле PDN), задающего (RASINTERVAL, устанавливающий интервалы подачи строба RAS) и информационного (DEVICEMFGR, содержащего данные производителя); одного регистра маскирования данных (MASK) и 88bit шиной с логикой управления (Control Logic). Также микросхема оснащена блоком инициализации цепей ввода/вывода и управленияпотребляемой энергии (Initialize/Powerdown). Сигнальный интерфейс CRDRAM содержит 10 сигнальных групп, из которых 13 высокоскоростных сигналов: девять линий ввода/вывода данных (DQ[8:0]), две линии синхронизации приема/передачи (RXCLK/TXCLK), линияввода пакетов команд (BUSCTRL) и линия адресации (BUSENABLE). Кроме чего есть трасса подачи опорного напряжения (VREF), две линии питания (VDD/VDDA) и две "земли" (GND/GNDa), и шина синхронизации цепей ввода/вывода (SIN/SOUT)

    Основные тайминги микросхемы СRDRAM
    ПараметрНазначениеЗначение
    tCYCLEДлительность основных циклов передачи (TXCLK) и приема (RXCLK)3.33/4.15 ns
    tCACЗадержка доступа к столбцу6-7 tCYCLE
    tCCПериодичность циклов доступа к столбцу4 tCYCLE
    tRCDЗадержка адресации "строка-столбец"8 tCYCLE
    tRPДлительность накопления заряда в строке8 tCYCLE
    tRPAИнтервал между циклами авторегенерации строки8 tCYCLE
    tRACВремя произвольного доступа к строке (цикл ядра), tRCD+tCAC15 tCYCLE
    tRCДлительность полного страничного цикла банка, tRAC+tRP23 tCYCLE
    tREFПериодичность регенерации каждой строки банка микросхемы17/33 мс
    tSCYCLEИнтервал обновления цикла PDN0.4-16.6/8.0 с
    Примечание:длительность циклов — 3.33 нс для 600MГц микросхемы и 4.15 нс для 533MГц микросхемы
    Интервал регенерации — 17 мс для 16/18 MБит микросхем и 33 мс для 64/72 Mбит микросхем

    Для микросхем Direct RDRAM (DRDRAM) предусмотрен новый тип корпуса (CSP — Chip Scale Package) типа микро-матрица шариковидных выводов (mBGA — micro Ball Grid Array). Существует две разновидности CSP: 54pin EBD (Edge-Bonded Device) и 74pin CBD (Center-Bonded Device), применяющихся в производстве 64/72 Mb и 128/144, 256/288 Mb приборов соответственно.

    Микросхемы DRDRAM содержат независимые шины сигналов управления (строчно-столбцовый командный интерфейс) и према/передачи данных, позволяющие выполнять независимо до четырех транзакций одновременно. Внутренние интерфейсные блоки микросхемы предусматривают два демультиплексора (1:8 DeMux), соединенных 9bit шиной с двумя блоками декодирования пакетов (Packet Decode) команд операций со строками (ROWR, ROWA) и столбцами (COLX, COLC, COLM), два демультиплексора (1:8 DeMux), соединенных 9bit шиной с буферами записи при помощи линий DQA/DQB, два мультиплексора (8:1 Mux), соединенные 9bit шиной с 72bit внутренней DQA/DQB трассой ядра. Кроме этого микросхема содержит три блока декодирования логических операций (Match, XOP Decode), блок маскирования данных (Mask), буфер записи (WrBuf), три механизма перезарядки для адаптивной логики и механизм управления потреблением энергии (Power Modes), аппаратно выполняющий программы "PDN" и "SEREf", набор регистров управления (Control Registers) и трассы с усилителями подачи синхросигналов CTM/CTMN и CFM/CFMN. Сигнальный интерфейс микросхемы DRDRAM насчитывает 17 сигнальных групп.

    Общая маркировка чипов RDRAM предусматривает формат записи: RxxxMx-xx-xxx, где Rxxx — емкость микросхемы в мегабитах (Mбит), Mx — тип памяти (MC — Concurrent, MD — Direct), xx — время активности страницы в наносекундах (ns), xxx — результирующая частота передачи данных в мегагерцах (MHz). Например, R64MD-50-800 — это 64 Mбитный прибор DRDRAM с 50ns циклом ядра и результирующей частотой передачи данных 800 MГц.

    Как и любые другие микросхемы динамической памяти, DRDRAM состоит из ядра и интерфейсной логики, которая накапливает сигналы одного пакета и преобразует их в широкие команды (8 посылок на частоте 800 МГц дают одну команду с частотой 100MHz — сигнал синхронизации RAC). Затем данные передаются в ядро — 128bit для DRDRAM и 64bit для CRDRAM. В то время, как интерфейсную логику для обеспечения совместимости выпускает исключительно фирма Rambus, ядро может производить поставщик микросхем самостоятельно.Ядро микросхемы DRDRAM содержит 16 сдвоенных (Doubled) или 32 раздельных (Split) логических банка (схемы 16d или 32s соответственно) для 64/72 Mbit, 128/144 Mbit и 256/288 Mbit микросхем с организацией 512х64х144, 512х128х144 и 1024х128х144, которые адресуются поочередно, обеспечивая высокую пропускную способность даже на частоте 100 МГц.

    В отличие от CRDRAM с независимыми банками памяти, DRDRAM содержит зависимые банки — это означает что два соседних банка используются общие усилители, формирователи сигналов и другая логика. Такой подход позволяет разместить больше логических банков памяти на заданной площади кристалла и снизить себестоимость микросхемы, однако исключает возможность доступа к двум банкам в смежных операциях, так как управляющие цепи необходимо перезаряжать, на что требуется определенное время. Банки соединяются с внутренней 72bit шиной данных при помощи 17/33 усилителей уровня (размера 64/128x72) для 16/32-банковой организации соответственно. Микросхема DRDRAM использует 16/32 банка, в то время как пакет состоит только из восьми посылок — это позволяет подготовить смежные банки, пока обрабатывается один пакет.

    Основные тайминги микросхемы DRDRAM
    ПараметрНаименованиеЗначение
    tCYCLEДлительность основных циклов передачи (TXCLK) и приема (RXCLK)3.33/2.5 нс
    tCACЗадержка доступа к столбцу8-12 tCYCLE
    tCCПериодичность циклов доступа к столбцу4tCYCLE
    tRCDЗадержка адресации "строка-столбец"7-9 tCYCLE
    tRPДлительность накопления заряда в строке8tCYCLE
    tRRЗадержка адресации "строка-строка"8tCYCLE
    tRACВремя произвольного доступа к строке (цикл ядра), tRCD+tCAC16-20 tCYCLE
    tRCДлительность полного страничного цикла банка, tRAC+tRP24-28 tCYCLE
    tREFПериодичность регенерации каждой строки банка микросхемы32 мс
    tNLIMITМаксимальное время пребывания прибора в состоянии NAP10 с
    tCEСтабилизация CTM/CFM до выхода из NAP/PDN2tCYCLE
    tCDСтабилизация CTM/CFM после входа в NAP/PDN100tCYCLE
    tCCTRLДлительность интервала тококонтроля34 tCYCLE — 100 мс
    tNAPXAФаза "А" задержки выхода из состояния NAP50 нс
    tNAPXBФаза "B" задержки выхода из состояния NAP40 нс
    tPDNXAФаза "А" задержки выхода из состояния PDN4 с
    tPDNXBФаза "B" задержки выхода из состояния PDN9000tCYCLE
    tABЗадержка перехода ATTN-STBY состояний потребления энергии1tCYCLE
    tSAЗадержка перехода STBY-STB состояний потребления энергии0tCYCLE
    tASNЗадержка перехода ATTN/STBY-NAP состояний потребления энергии8tCYCLE
    tASPЗадержка перехода ATTN/STBY-PDN состояний потребления энергии8tCYCLE
    tCTEMPДлительность цикла температурного контроля100 мс
    tSCYCLEИнтервал обновления цикла PDN0.4-16.6/8.0 с
    Примечание: длительность циклов — 3.33 нс для 600 МГц микросхемы и 2.5 нс для 800 МГц микросхемы
    Расхождение параметров указываются, исходя из градаций приборов: -40, -45, -50, -55.

    Так, для передачи одного байта данных в DRDRAM используется тактовая частота 400MHz (2.5ns период), поэтому каждые 1.25ns (с учетом DDR) передается 2 байта, а каждые 10ns — 16 байт. В CRDRAM же каждые 1.67ns (300MHz синхросигнал) передается 1 байт, а каждые 13.3ns — 8 байт. Главное преимущество возможной пропускной способности памяти состоит в том, что настоящая архитектура уходит от проблемы задержек: она работает на основе протокола блочной передачи данных по шине с использованием сигналов подтверждения ACK/NACK. Необходимо также отметить, что ввиду использования полностью пакетного протокола командный интерфейс Rambus DRAM не нуждается во внешних «защелках» (синалы RAS# и CAS#). Шина данных нуждается в согласующих устройствах, а полное сопротивление (Zo) сигнальных трасс на плате должно контролироваться очень точно, поскольку данные всегда сопровождаются тактовыми сигналами.

    Внутреннее устройство DRDRAM похоже на структуру стандартных DRAM, и чтобы достичь максимума пропускной способности при 16/18 bit шине данных, был введен специальный внешний интерфейс соединения микросхем — канал RAMBus, состоящий из 30 скоростных сигналов протокола RSL: восемнадцати линий данных (DQA[8:0]/DQB[8:0]), восьми линий адреса (RQ[7:0]) и двух пар синхросигналов (CTM/CTMN, CFM/CFMN). Основу управления составляют четыре сигнала арбитража CMOS-протокола: два сигнала управления и разрешения шины (SIO[1:0]) и два синхросигнала (SCK, CMD). Кроме чего есть еще пять видов питания (VRSL, VCMOS, VTERM, VDD и VDDA), две линии «заземления» (GND/GNDa) и вывод подачи опорного напряжения (VREF — статический высокоомный, низкоамперный вход). Микросхема по каналу RAMBus подключается к контроллеру памяти, базирующемуся на библиотечном ядре RАС, которое передает запросы на доступ к данным в RDRAM примерно так, как это делается по коммуникационным протоколам: устройство управления шины выдает пакеты запросов, в которых указывается начальный адрес и количество байт, которые нужно прочесть или записать — ячейка RАС требуется для каждой микросхемы RDRAM, установленной в системе. Контроллер памяти доставляет по каналу RAMBus запросы в микросхему RDRAM, действующую как подчиненное устройство. По аналогии с коммуникационными протоколами, ведущее устройство выдает запрос на пакет данных, в котором указаны начальный адрес пакета и его длина (до 256bit). Этот пакет должен быть считан или записан за одну транзакцию: если микросхема может выполнить такой запрос, она возвращает сигнал подтверждения (ACK) — иначе выдается отказ (NACK).

    Теперь, когда полностью описаны основные узлы подсистемы, рассмотрим пример расчета модели синхронизации подсистемы RDRAM. Разработчик должен пройти несколько ступеней определения различных значений частот в проектируемой подсистеме. Для начала следует определиться с типом используемых микросхем памяти в канале: градации -40, -45, -50 или -60. Если используется прибор -60, то диапазон CTM лежит в пределах 250-300 МГц, однако благоразумней использовать значения 300-400 МГц, принимая во внимание, что значение системной частоты составляет SClk=CTM/4. Исходя из данного требования, оптимально остановиться на микросхемах со значением tRAC=45 нс или tRAC=50 нс.

    Диапазон частот PClk для -60 приборов CRDRAM
    CTM, МГцSClk, МГцPClk, МГцGRLR (M/N)MN f@PD, МГц
    250-30062.5-75 62.5-75 1.004415.633-18.75
    250-300 62.5-75 83.3-100 1.33(3)8610.416-12.5
    250-300 62.5-75 93.75-112.5 1.56415.633-18.75
    250-300 62.5-75 125-150 2.08415.633-18.75

    Диапазон частот RefClk для -60 приборов CRDRAM
    CTM, МГцSClk, МГцPClk, МГцGRLR (M/N)MULT[1:0]RefClk, МГцY
    250-30062.5-75 62.5-75 1.0000 (X=4)62.5-75 1
    250-300 62.5-75 62.5-75 1.0011 (X=8)31.25-37.5 l/2
    250-300 62.5-75 83.3-100 1.33(3)10 (X=6)41.66-50 l/2
    250-300 62.5-75 93.75-112.5 1.511 (X=8)31.25-37.5 1/3
    250-300 62.5-75 93.75-112.5 1.501 (X=8/3)93.75-112.5 1
    250-300 62.5-75 125-150 2.000 (X=4)62.5-75 l/2
    250-300 62.5-75 125-150 2.011 (X=8)31.25-37.5 l/2

    Диапазон частот PClk для -40, -45, -50 приборов DRDRAM
    CTM, МГцSClk, МГцPClk, МГцGRLR (M/N)MNf@PD, МГц
    300-400 75-100 75-100 1.004418.75-25.00
    300-400 75-100 100-133 1.33(3)8612.50-16.66
    300-400 75-100 112.5-150 1.56418.75-25.00
    300-400 75-100 150-200 2.08418.75-25.00

    Диапазон частот RefClk для -40, -45, -50 приборов DRDRAM
    CTM, МГцSClk, МГцPClk, МГцGRLR (M/N)MULT[1:0]RefClk, МГцY
    300-400 75-100 75-100 1.0000 (X=4)75-100 1
    300-400 75-100 75-100 1.0011 (X=8)37.5-50 l/2
    300-400 75-100 100-133 1.33(3)10 (X=6)50-66.66 l/2
    300-400 75-100 112.5-150 1.511 (X=8)37.5-50 1/3
    300-400 75-100 112.5-150 1.501 (X=8/3)112.5-150 1
    300-400 75-100 75-100 2.000 (X=4)75-100 l/2
    300-400 75-100 150-200 2.011 (X=8)37.5-50 l/4

    Например, в проектируемой системе используются приборы с градацией -45 при следующих основных значениях: CTM=300-400 МГц и SClk=75-100 MГц. Максимальное значение частоты синхронизации самого отдаленного принимающего блока приложений контроллера RMC должно составлять PClk=125 МГц. Следовательно, эта специфическая оценка жестко определяет два значения основного коэффициента частотной зависимости GRLR — 1.33(3) или 1.5. Исходя из того, что значение CTM в системе должно быть как можно большим, выбирается коэффициент частотной зависимости, равный 1.33(3). В результате, опираясь на описываемые ранее законы распределения синхросигналов, легко определяются остальные основные параметры проектируемой подсистемы.

    Основные параметры рассчитываемой подсистемы
    ПараметрЗначениеПараметрЗначение
    CTM375 МГцN2m1[2:0]010
    SClk93.75 МГцSClkN15.625 МГц
    PClk125 МГцPClkM15.625 МГц
    M8MULT[1:0]10
    N6X=A/B6
    GRLR=M/N1.33(3)Y=RefClk/PClkl/2
    M2m1[2:0]011RefClk62.5 МГц

    Разъем и модуль памяти RAMBUS DRAM

    Разъем (RRC) и модуль памяти (RIMM) также имеют некоторые особенности. Габаритные размеры модуля 133.50х31.75х1.37 мм делают его максимально совместимым со стандартным модулем DIMM, однако они имеют разные монтажные схемы механических ключей. Согласно спецификации, сам коннектор (разъем) изготавливается из черного термопластика, отвечающего требованиям UL 94V-0 (особо термостойкого материала) и маркируется лазером "RIMM Connector" с указанием на теле позиций A/B (стороны) и ключа начала отсчета выводов. Модуль RIMM также проходит сертификацию по UL 94V-0 и маркируется лазером "RIMM Module". Оловянная основа вывода RRC содержит сплав свинца и никеля для последующего покрытия альтернативным металлом. Материал контактов состоит из высокопрочного сплава из меди, покрытого золотом с никелированием или покрытием золотом, или сплава никеля и палладия, или просто никелированием.


    Параметры модуля DRDRAM RIMM
    ОрганизацияЧастота, МГцtRAC, нсОрганизацияЧастота, МГцtRAC, нс
    х1660053Х1860053
    х1660045Х1860045
    х1671145Х1871145
    х1671140Х1871140
    х1680050Х1880050
    х1680045Х1880045
    х1680040Х1880040

    В отличие от шестислойной печатной платы, используемой в модулях DIMM, в RIMM применяется восьмислойная PCB. Модули имеют двухсторонний сигнальный интерфейс, четко определяемый требованиями к данному типу памяти, с общим числом выводов 184 по схеме (46+46)х2 или 168 по схеме (42+42)х2. Последняя имеет зарезервированные выводы: пары А[50:43]/B[50:43] электрически не используются (NC). Печатная плата, на которой монтируются микросхемы, помещается в специальный корпус-радиатор (Heat Spreader), который не только отводит тепло, но и защищает от влияния механических воздействий.

    Одна плата рассчитана на 4/6/8/12/16 микросхем в зависимости от емкости модуля и используемых приборов памяти. Сама печатная плата имеет золотые выводы, причем разъем RIMM рассчитан на 25 замен модулей, после чего на контактных площадках RIMM и выводах RRC могут появиться паразитные микродефекты, к которым очень чувствительна прецизионная цифровая СВЧ-микроэлектроника. Кроме этого, большое количество циклов замен отрицательно влияет на деформирующие свойства и структуру материала контактных площадок модуля и сигнальных выводов разъема, что ослабляет взаимное соприкосновение и усугубляет эффект дребезга контактов.

    Поскольку канал RAMBus является единой неделимой структурой, то чтобы не рвать последовательное соединение микросхем памяти в канале пустые разъемы не допускаются — их необходимо заполнять специальными продолжителями (D-RIMM-CONT — Direct Rambus RIMM Continuity Module), представляющими собой печатную плату RIMM, не содержащую активных или пассивных компонентов. Одноканальная структура для функционирования должна содержать как минимум один модуль памяти, а остальные имеющиеся разъемы обязательно заполняются продолжителями. В свою очередь, многоканальная конфигурация строится по аналогичной схеме: каждый канал должен иметь как минимум один модуль памяти и продолжители (по количеству свободных разъемов), причем варианты заполнения одного канала модулями, а другого продолжителями не допускаются. Как и модуль памяти RIMM, продолжитель D-RIMM-C имеет выводы, покрытые золотом.

    Память CRDRAM не имеет модульной организации и микросхемы монтируются непосредственно на плату, где расположен основной контроллер RMC, или содержащая его базовая логика. В обязательном порядке должно выполняться условие однородности полного сопротивления согласования всех сигнальных трасс канала: собственный импеданс 28W с условием полной нагрузки на канал 56W.

    Зависимость емкости RIMM от количества микросхем DRDRAM
    Емкость модуля RIMM, МБайт256/288192/264128/14496/10864/7248/5432/36
    Число приборов RDRAM 64/72 Mбит--1612864
    Число приборов RDRAM 128/144 Mбит1612864--

    На модуле RIMM обязательно наличие микросхемы SPD, совместимой по типоразмерам и электрически с микросхемой EEPROM, устанавливаемой на модулях DIMM, однако абсолютно отличающейся картойпрограммирования. Поскольку один канал может использовать максимум до 32 микросхем DRDRAM или 16 микросхем CRDRAM, это дает возможность нарастить память до 1024 Мбайт, используя 256 Mбит приборы DRDRAM, или 128 Mбайт, используя 64 Mбайт микросхемы CRDRAM. Сигнальный интерфейс модуля RIMM насчитывает 22 сигнальные группы.

    Вместо заключения

    Основной особенностью данной технологии является высокая линейная пропускная способность (PBW — Pin BandWidth), измеряемой в "мегабайт в секунду на вывод" (MBps/p) или в "мегабит в секунду на вывод" (Mbps/p).Этому параметру отводится особая роль, поскольку он характеризует степень загрузки канала ввода-вывода и эффективность его использования. Так, например, два канала Concurrent RDRAM использует всего 64 вывода. Один канал Direct RDRAM, пиковая пропускная способность которого больше, чем у двух каналов CRDRAM, может использовать всего 72 сигнальных вывода. Традиционной 128bit архитектуре синхронного ДОЗУ, которая сможет обеспечить полосу пропускания, эквивалентную одному каналу DRDRAM, требуется около 240 выводов. Уменьшая количество сигнальных выводов, снижается не только себестоимость конечного продукта, но и время на разработку и проектирование, увеличивается пространство для маршрутизации сигнальных трасс, уменьшается число металлических соединений,кроме чего- активная площадь кристалла и размер корпуса самой микросхемы. Если же рассматривать конкретно параметр PBW применительно к архитектурам, то DRDRAM (100MBps/p или 800Mbps/p), синхронизирующаяся 400MHz сигналом, почти в три раза превосходит DDR SDRAM (33.25MBps/p или 266Mbps/p), функционирующую на частоте 133MHz, и в восемь раз SDRAM, работающую стандартно на 100MHz (12.5MBps/p или 100Mbps/p).

    Литература

    Список основных источников

    1. Direct Rambus RAC (Rambus ASIC Cell)
    2. Direct Rambus ASIC Package Selection Guide
    3. Direct Rambus Memory Controller (RMC.d1)
    4. Direct Rambus Memory Controller (RMC2)
    5. Direct Rambus Clock Generator
    6. Dual Direct Rambus Clock Generator
    7. Direct Rambus Clock Generator-Lite
    8. Rambus RIMM Connector Specification
    9. 256/288-Mbit Direct RDRAM
    10. 128/144-Mbit Direct RDRAM for Short Channel
    11. RIMM Module Design Guide
    12. RIMM Module Specification
    13. Direct Rambus RIMM Continuity Module
    14. Direct Rambus SPD Specification
    15. Direct Rambus SPD Assembler User Guide
    16. CSP Die Shrink Solution for Memory Devices
    17. Concurrent RDRAM 16/18Mbit (2Mx8/9) & 64/72Mbit (8Mx8/9)
    18. Concurrent RDRAM User Guide
    19. Base/Concurrent Rambus Layout Guide

    Список источников, рекомендуемых для дополнительного изучения

    1. Rambus RIMM Module
    2. Rambus RIMM Connector
    3. Rambus SO-RIMM Connector
    4. Rambus SO-RIMM
    5. Rambus SO-RIMM Continuity Module
    6. Rambus Clock Rise/Fall Time Measurement
    7. Test and Measurments
    8. Printed Circuit Board (PCB) Test Methodology
    9. RIMM Module Reference Designs
    10. Rambus RIMM Module/Continuity RIMM Module Impedance Measurement Using a Test Jig
    11. Rambus RIMM Module Propagation Delay Measurement and Optimization
    12. Evaluating Signal Integrity of Short Rambus Motherboard Traces and SO-RIMM Modules
    13. JESD625-A, Requirements for Handling Electrostatic-Discharge-Sensitive (ESDS) Devices
    14. JESD63, Standard Method for Calculating the Electromigration Model Parameters for Current Density and Temperature
    15. JESD79, Double Data Rate (DDR) Specification

    Список источников общего характера

    1. Rambus in High Availability Systems
    2. Direct Rambus Memory for PC Graphics
    3. Direct Rambus Memory for Mobile PCs
    4. Direct Rambus Memory for Large Memory Systems
    5. Direct Rambus System and Board Design Considerations
    6. Direct Rambus Memory for PC Systems
    7. Applications for Rambus Interface Technology
    8. Rambus Memory: Multi-Gigabytes/Second and Minimum System Cost
    9. Designing a Multimedia Subsystem with Rambus DRAMs




    30 июля 2002 Г.

    RAMBUS:

    RAMBUS:

    (BW — BandWidth) — , "" (). "", () — EMI=kIAf2. . SDRAM, 64bit 133MHz, Rambus DRAM 16bit 800MHz, DDR, / / . , . , Rambus DRAM.

    , RDRAM, : Base (BRDRAM), Concurrent (CRDRAM) Direct (DRDRAM). , . , Base Concurrent , , , .

    RDRAM
    Base RDRAM Concurrent RDRAM Direct RDRAM
    250-300 M 300-350 M 400 M
    ( DDR) 500-600 M 600-700 M 800 M
    500-600 M/ 600-700 M/ 1.6 /
    (/ECC) 8/9 8/9 16/18
    32bit 60% 80% 97-100 %
    (CMOS) 3.3 3.3 2.5
    1.0 1.0 0.8
    "-" (RSL) 1.5-2.5 1.5-2.5 1.0-1.8
    2.0 2.0 1.4
    RSL 13 13 30
    32 32 72
    RDRAM SHP/SVP SHP/SVP CSP (EBD/CBD)

    Direct Rambus DRAM, Rambus, , . DRDRAM : 1.6 / 6.4 / . : (RMC — Rambus Memory Controller), (RC — Rambus Channel), (RRC - Rambus RIMM Connector), (RIMM — Rambus In-line Memory Module), (DRCG — Direct Rambus Clock Generator) (RDRAM — Rambus DRAM). , , , Rambus , 600/711/800 , 300/350/400 M .

    Direct Rambus RSL (Rambus Signaling Levels), (DDR — Double Data Rate) 600/711/800 M CMOS- (. 1 2) ASIC (Application Specific Integrated Circuit). RSL (Swing) "0" (VOH=1.8 ) "1" (VOL=1.0 ) 0.8 (VCOS=VOH-VOL).

    (VREF=1.4 ) CMOS-, , "0" "1" 2.5 (VOH,CMOS) 1.7 (VOL,CMOS) , .. 800 , .

    "" , / (CMOS), (RSL) / - .

    267-400 M, (CTM — Clock To Master), (CFM — Clock From Master), (, VTERM=1.8 ). (RAC — Rambus ASIC Cell), : (TDLL — Transmit Delay Locked Loop) (RDLL — Receive Delay Locked Loop). ( TDLL) 180 , CFM. , , , , — , ( RDLL). DLL -, , ( JESD63), . - (Re-Sync) , , , , . (, RC-), "" , , , 3s- ( ).

    24pin 150mil SSOP, " " 50ps: , , , . , , DRCG-D (Dual Direct Rambus Clock Generator) 28pin 170mil TSSOP, « ». DRCG 8x, 6x, 4x, 8/3x : Clk Stop ("clock off" — , clock-off/clock-on "" NAP RDRAM/RAC) Power DowN ( , PDN RDRAM/RAC). DRCG-D 8, 6, 4, 8/3, 9/2 16/3, 267-533 MHz. 20 ( ).

    DRCG (BypassMux), (TestMux) (MainMUX) , (DOB — Differential Output Buffer), (fD — Phase Detector), (Phase Aligner) (A/B) (PLL — Phase Locked Loop), .

    "" (DRCG-Lite), 16pin 225mil TSSOP, "" : DRCG-Lite ( XIN), 14.0625 , — 18.75 M. "" ( XOUT) , . LVCMOS- ( LCLK), , . Lite- "" (, ), , 300-400 M, 16x 64/3x.

    - DRCG-Lite : (OSC — Output Signal Clocks), (Multipler), (PLL), OSC- (/2) (DOB).

    350 (VDD) 3.3 . , (SSC — Spread Spectrum Clock) 30-33 .

    DRCG Rambus DRAM, . REFCLK , . , , PLLClk=RefClk*(A/B), RefClk=PClk*4N/(M*X). Y=4N/(M*X)=RefClk/PClk, (RefClk) (PClk). MULT[1:0], , : X=A/B.

    PClk SynClk , , RMC, M N , : PClk/M=SynClk/N. , , CTM=400 M, PClk=133MHz SynClk=100MHz: M=4, N=3 PClk/M=SynClk/N=33 . f@PD (PClk/SynClk) (M/N). , f@PD=PClk/M=SynClk/N.

    (Application Unit), RMC.d1, M2m1[2:0] ( , , M), N2m1[2:0] ( , , N) MULT[1:0] ( DRCG, , PClk RefClk), DRCG. PClk, SynClk (SClk) CTM/CTMN (CTMN "" CTM — ) M N : M2m1=(M/2)-1 N2m1=(N/2)-1.

    DRCG

    M M2m1[2:0]
    4 001
    6 010
    8 011


    N N2m1[2:0]
    4 001
    6 010


    A B X MULT[1:0]
    4 1 4 00
    8 3 8/3 01
    6 1 6 10
    8 1 8 11

    DRCG-Lite S0 LVCMOS 3.3 "" : "0" 16, "1" "" — 64/3. S[2,1] Lite-.

    DRCG (Transmit Logic) , PClk/SynClk. , CTM=4*SynClk, (GRLR — Gear-Ratio Logic Ratio) GRLR=PClk/SynClk=M/N.

    f@PD
    CTM/CFM PClk SynClk A B M N GRLR f@PD
    267 M 67 M 67 M 8 1 2 2 1.0 33 M
    300 M 100 M 75 M 6 1 8 6 1.33(3) 12.5 M
    400 M 100 M 100 M 8 1 4 4 1.0 25 M
    267 M 133 M 67 M 4 1 4 2 2.0 33 M
    400 M 133 M 100 M 6 1 8 6 1.33(3) 16.7 M

    STOPB , (Normal) CLK/CLKB (PAClk) .

    DRCG
    PWRDNB STOPB Clock Source Output Buffer
    Power Down 0 X
    Clk Stop 1 0
    Normal 1 1

    STOPB , (Clk Stop): , CLK/CLKB (VX,STOP).

    CLK STOP
    STOPB PWRDNB CLK CLKB
    Normal 1 1 PAClk PAClkB
    Clk Stop 0 1 VX,STOP VX,STOP

    (Bypass Mode) (PLLClk), CLK/CLKB , . (Test) REFCLK CLK/CLKB . (Output Test) CLK/CLKB (Hi-Z — , ) — . Clk Stop ( VX,STOP), . S[1:0] .

    DRCG
    S[1:0] CLK CLKB
    Normal 00 PAClk PAClkB
    Bypass 01 PLLClk PLLClkB
    Test 11 RefClk RefClkB
    Output Test (OE) 10 Hi-Z Hi-Z

    RAMBUS

    RMC ( «» — RMC.d1) (RAC — Rambus ASIC Cell), (SynClk) (PClk). (SClk) ASIC (62.5-100 M) 1/4 (CTM/CFM), , 1/8 (600-800 MHz). (62.5-200 M) (PClk) M/N (1.0-2.0) CTM/CTMN (300-400 M). RAC, ASIC I/O ( /), RSL Rambus CMOS-, ASIC. RAC 1/2 — 0.8 /. RMC 37 .

    (RAC) (R/T DLLs), (CTM/CTMN CFM/CFMN), (TClk/RClk), / (I/O Driver), (ESD — Electrostatic-Discharge-Sensitive), JESD625-A, / (RegShift), (8:1 Mux) (1:8 DeMux), (CCB — Current Control Block) ( ), (TClk/RClk Blocks) (Test Block).

    RAC , "-" (chip-to-chip) — , RMC ( 64 DRDRAM) / .

    , Concurrent Direct , . Rambus Direct Rambus — CRDRAM, , . RAC - - , / RDRAM 64bit (RDataQ[63:0]) (TDataQ[63:0]), 144bit (RDataA[71:0], RDataB[71:0]) (TDataA[71:0], TDataB[71:0]) . RAC 20 .

    R , — , RAC , , . , 32 Direct RDRAM ( , RIMM) 16 Concurrent RDRAM ( ), . (Driver), , , RAC Rambus.

    RDRAM, 30 , / ( JESD79) 400 M 800MHz. ( ) , (0.4-0.8 — "cross-point", VX=VX+-VX-), , .

    (StopTDA, StopTDB, StopTQ, StopRDA, StopRDB, StopRQ, Nap PwrUp) / RAC, , .

    RAC
    PDN PowerDowN state —
    NAP NAP state — ""
    STBY STand-BY state — , —
    ATTN ATTentioN state —

    / ( ) "" STBY ATTN, Stop — , StopT StopR ( , , ) PwrUp Nap. Nap/PwrUp /, NAP/PDN , ATTN STBY — StopT StopR. , , PwrUp , PDN . , Nap , t31 ( NAP: 0.005-10 ms). StopT StopR Nap «». Nap PwrUp PDN, .

    : 16/18 bit (DQA[8:0]/DQB[8:0]), 3bit (RQ[7:5]) 5bit (RQ[4:0]). , ( Crosstalk). , — .

    , (ASIC — Application Specific Integrated Circuit), Rambus. , RAC , : ( VHDL Verilog, - ) ( ). RMC / 16bit 800 M 128bit 100MHz, 1/8 (600-800 M), / , RAC RDRAM, . () , (RAS — Row Access) , , (CAS — Column Access) .

    RMC.d1 , (Field, Mask & Merge), (Map) (Region U/V); (Read/Write Data); (PClkEn), PClk SynClk, ; (BfPt), / (Stall), (Control), (Refresh & CC), (Stop), (DQA/B), (Row) (Col), (Ref/Rlx). RMC.d1 (Z) {E, F, G, H}, (State Machine), (Match) , (BufReg). 15 /, 11 57 ( ).

    RMC2 ( RMC.d2) "" RMC.d1, Rambus. , ( " , ") (, " , , tRP") (, " , "). : 128bit , (RTL Coding), (Page Policy) , 200 M, RDRAM. , . (Close-Page) RDRAM "" (NAP, STBY) , (Open-Page) (ATTN), (CAS Latency). , RMC.d1 RDRAM, RMC2 : , /, ( ) / .

    RMC.d1, Rambus. , Start ( Op) ( Ai Ao). , W (Write) M (Mask). (Ao) (Am), U V (Rgn1) "" A[1:0]. D, B, R, C1 C0 (, , ) (DBMsk0, DBMsk1, DMsk BMsk). - (Z) {E, F, G, H} . - PZ ( RDRAM, tRC). . BfPtZ PZ .

    , , — . , (Stall) SynClk.

    (Am) (A0Z, A1Z) . (DBMsk0Z, DBMsk1Z, DMskZ BMskZ) /. , (BfPtZ) .

    D, T R ROWA ACT . ROWR RLX , , DZ .

    , , RDRAM, RAC, . , (RefRdy, CCRdy, SCRry, CRRdy) , (BRef) (DCC). ROWR, . (COLC, COLX COLM) , PZ- DZ, BZ, C0Z C1Z. MD[2:0] (WDB) (M0Z M1Z) .

    D- , WD[2:0] WDB (W0Z W1Z) . (RDB) Q- R- (). WDB RDB WRdy RRdy.

    , , , — . , , 128bit (8x 16bit), 24bit (8x 3bit) 40bit (8x 5bit) — 64bit . .

    RMC.d2 . (PM — Protocol Module), (BIU — Bus Interface Unit). (Row) (Column) , . (CM — Constraint Module), "" RAC, , . PM (SPU — Service Protocol Unit) , CM — (CT — Constraint Timer) , .

    RMC2 , , . , : ACT-RD-[RD-…]-PREX. , ( , Page Hit), SPU PREX ACT . PClk. , tRC/tPACKET=7 ( , , tRAC — Row Access time, Random Access time Core Access time) -45 -50. tPACKET ( ) CRDRAM DRDRAM 4tCYCLE 8bit (Concurrent/Direct RDRAM), ( ) . RDRAM. , SPU. , . , RDRAM tRAC -50, 8, ASIC , .

    RDRAM

    Rambus DRAM — . Concurrent RDRAM (CRDRAM), 32 SVP-32 (Surface Vertical Package) SHP-32 (Surface Horizontal Package), . ( SVP-32 , SHP-32), . : (CRDRAM) (DRDRAM) ( CRDRAM , Parity), (72/144/288 ), (64/128/256 ). , «» (8/16 bit) (9/18bit, Parity/ECC) — «» , «» .

    CRDRAM (16/18 ) (64/72 ) (Independent) ( 2i 4i), 512 1024 (64/72256512 64/722561024) . , , 1 2 , ( ACTV) 1 2 . , ( , SenseAmp), 9-10 , DRAM — 64/72256 Page. ( READ WRITE) , () .

    CRDRAM (8:1 Mux) (1:8 DeMux), 64/72 bit : (DEVICETYPE, ), (DEVICEID, ), (MODE, ), (REFROW, PDN), (RASINTERVAL, RAS) (DEVICEMFGR, ); (MASK) 88bit (Control Logic). / (Initialize/Powerdown). CRDRAM 10 , 13 : / (DQ[8:0]), / (RXCLK/TXCLK), (BUSCTRL) (BUSENABLE). (VREF), (VDD/VDDA) "" (GND/GNDa), / (SIN/SOUT)

    RDRAM
    tCYCLE (TXCLK) (RXCLK) 3.33/4.15 ns
    tCAC 6-7 tCYCLE
    tCC 4 tCYCLE
    tRCD "-" 8 tCYCLE
    tRP 8 tCYCLE
    tRPA 8 tCYCLE
    tRAC ( ), tRCD+tCAC 15 tCYCLE
    tRC , tRAC+tRP 23 tCYCLE
    tREF 17/33
    tSCYCLE PDN 0.4-16.6/8.0
    : — 3.33 600M 4.15 533M
    — 17 16/18 M 33 64/72 M

    Direct RDRAM (DRDRAM) (CSP — Chip Scale Package) - (mBGA — micro Ball Grid Array). CSP: 54pin EBD (Edge-Bonded Device) 74pin CBD (Center-Bonded Device), 64/72 Mb 128/144, 256/288 Mb .

    DRDRAM (- ) / , . (1:8 DeMux), 9bit (Packet Decode) (ROWR, ROWA) (COLX, COLC, COLM), (1:8 DeMux), 9bit DQA/DQB, (8:1 Mux), 9bit 72bit DQA/DQB . (Match, XOP Decode), (Mask), (WrBuf), (Power Modes), "PDN" "SEREf", (Control Registers) CTM/CTMN CFM/CFMN. DRDRAM 17 .

    RDRAM : RxxxMx-xx-xxx, Rxxx — (M), Mx — (MC — Concurrent, MD — Direct), xx — (ns), xxx — (MHz). , R64MD-50-800 — 64 M DRDRAM 50ns 800 M.

    , DRDRAM , (8 800 100MHz — RAC). — 128bit DRDRAM 64bit CRDRAM. , Rambus, . DRDRAM 16 (Doubled) 32 (Split) ( 16d 32s ) 64/72 Mbit, 128/144 Mbit 256/288 Mbit 51264144, 512128144 1024128144, , 100 .

    CRDRAM , DRDRAM — , . , , , . 72bit 17/33 ( 64/128x72) 16/32- . DRDRAM 16/32 , — , .

    DRDRAM
    tCYCLE (TXCLK) (RXCLK) 3.33/2.5
    tCAC 8-12 tCYCLE
    tCC 4tCYCLE
    tRCD "-" 7-9 tCYCLE
    tRP 8tCYCLE
    tRR "-" 8tCYCLE
    tRAC ( ), tRCD+tCAC 16-20 tCYCLE
    tRC , tRAC+tRP 24-28 tCYCLE
    tREF 32
    tNLIMIT NAP 10
    tCE CTM/CFM NAP/PDN 2tCYCLE
    tCD CTM/CFM NAP/PDN 100tCYCLE
    tCCTRL 34 tCYCLE — 100
    tNAPXA "" NAP 50
    tNAPXB "B" NAP 40
    tPDNXA "" PDN 4
    tPDNXB "B" PDN 9000tCYCLE
    tAB ATTN-STBY 1tCYCLE
    tSA STBY-STB 0tCYCLE
    tASN ATTN/STBY-NAP 8tCYCLE
    tASP ATTN/STBY-PDN 8tCYCLE
    tCTEMP 100
    tSCYCLE PDN 0.4-16.6/8.0
    : — 3.33 600 2.5 800
    , : -40, -45, -50, -55.

    , DRDRAM 400MHz (2.5ns ), 1.25ns ( DDR) 2 , 10ns — 16 . CRDRAM 1.67ns (300MHz ) 1 , 13.3ns — 8 . , : ACK/NACK. , Rambus DRAM «» ( RAS# CAS#). , (Zo) , .

    DRDRAM DRAM, 16/18 bit , — RAMBus, 30 RSL: (DQA[8:0]/DQB[8:0]), (RQ[7:0]) (CTM/CTMN, CFM/CFMN). CMOS-: (SIO[1:0]) (SCK, CMD). (VRSL, VCMOS, VTERM, VDD VDDA), «» (GND/GNDa) (VREF — , ). RAMBus , R, RDRAM , : , , — R RDRAM, . RAMBus RDRAM, . , , ( 256bit). : , (ACK) — (NACK).

    , , RDRAM. . : -40, -45, -50 -60. -60, CTM 250-300 , 300-400 , , SClk=CTM/4. , tRAC=45 tRAC=50 .

    PClk -60 CRDRAM
    CTM, SClk, PClk, GRLR (M/N) M N f@PD,
    250-300 62.5-75 62.5-75 1.00 4 4 15.633-18.75
    250-300 62.5-75 83.3-100 1.33(3) 8 6 10.416-12.5
    250-300 62.5-75 93.75-112.5 1.5 6 4 15.633-18.75
    250-300 62.5-75 125-150 2.0 8 4 15.633-18.75

    RefClk -60 CRDRAM
    CTM, SClk, PClk, GRLR (M/N) MULT[1:0] RefClk, Y
    250-300 62.5-75 62.5-75 1.00 00 (X=4) 62.5-75 1
    250-300 62.5-75 62.5-75 1.00 11 (X=8) 31.25-37.5 l/2
    250-300 62.5-75 83.3-100 1.33(3) 10 (X=6) 41.66-50 l/2
    250-300 62.5-75 93.75-112.5 1.5 11 (X=8) 31.25-37.5 1/3
    250-300 62.5-75 93.75-112.5 1.5 01 (X=8/3) 93.75-112.5 1
    250-300 62.5-75 125-150 2.0 00 (X=4) 62.5-75 l/2
    250-300 62.5-75 125-150 2.0 11 (X=8) 31.25-37.5 l/2

    PClk -40, -45, -50 DRDRAM
    CTM, SClk, PClk, GRLR (M/N) M N f@PD,
    300-400 75-100 75-100 1.00 4 4 18.75-25.00
    300-400 75-100 100-133 1.33(3) 8 6 12.50-16.66
    300-400 75-100 112.5-150 1.5 6 4 18.75-25.00
    300-400 75-100 150-200 2.0 8 4 18.75-25.00

    RefClk -40, -45, -50 DRDRAM
    CTM, SClk, PClk, GRLR (M/N) MULT[1:0] RefClk, Y
    300-400 75-100 75-100 1.00 00 (X=4) 75-100 1
    300-400 75-100 75-100 1.00 11 (X=8) 37.5-50 l/2
    300-400 75-100 100-133 1.33(3) 10 (X=6) 50-66.66 l/2
    300-400 75-100 112.5-150 1.5 11 (X=8) 37.5-50 1/3
    300-400 75-100 112.5-150 1.5 01 (X=8/3) 112.5-150 1
    300-400 75-100 75-100 2.0 00 (X=4) 75-100 l/2
    300-400 75-100 150-200 2.0 11 (X=8) 37.5-50 l/4

    , -45 : CTM=300-400 SClk=75-100 M. RMC PClk=125 . , GRLR — 1.33(3) 1.5. , CTM , , 1.33(3). , , .

    CTM 375 N2m1[2:0] 010
    SClk 93.75 SClkN 15.625
    PClk 125 PClkM 15.625
    M 8 MULT[1:0] 10
    N 6 X=A/B 6
    GRLR=M/N 1.33(3) Y=RefClk/PClk l/2
    M2m1[2:0] 011 RefClk 62.5

    RAMBUS DRAM

    (RRC) (RIMM) . 133.5031.751.37 DIMM, . , () , UL 94V-0 ( ) "RIMM Connector" A/B () . RIMM UL 94V-0 "RIMM Module". RRC . , , , .


    DRDRAM RIMM
    , tRAC, , tRAC,
    16 600 53 18 600 53
    16 600 45 18 600 45
    16 711 45 18 711 45
    16 711 40 18 711 40
    16 800 50 18 800 50
    16 800 45 18 800 45
    16 800 40 18 800 40

    , DIMM, RIMM PCB. , , 184 (46+46)2 168 (42+42)2. : [50:43]/B[50:43] (NC). , , - (Heat Spreader), , .

    4/6/8/12/16 . , RIMM 25 , RIMM RRC , -. , , .

    RAMBus , — (D-RIMM-CONT — Direct Rambus RIMM Continuity Module), RIMM, . , . , : ( ), , . RIMM, D-RIMM-C , .

    CRDRAM , RMC, . : 28W 56W.

    RIMM DRDRAM
    RIMM, 256/288 192/264 128/144 96/108 64/72 48/54 32/36
    RDRAM 64/72 M - - 16 12 8 6 4
    RDRAM 128/144 M 16 12 8 6 4 - -

    RIMM SPD, EEPROM, DIMM, . 32 DRDRAM 16 CRDRAM, 1024 , 256 M DRDRAM, 128 M, 64 M CRDRAM. RIMM 22 .

    (PBW — Pin BandWidth), " " (MBps/p) " " (Mbps/p). , - . , , Concurrent RDRAM 64 . Direct RDRAM, , CRDRAM, 72 . 128bit , , DRDRAM, 240 . , , , , , - . PBW , DRDRAM (100MBps/p 800Mbps/p), 400MHz , DDR SDRAM (33.25MBps/p 266Mbps/p), 133MHz, SDRAM, 100MHz (12.5MBps/p 100Mbps/p).

    1. Direct Rambus RAC (Rambus ASIC Cell)
    2. Direct Rambus ASIC Package Selection Guide
    3. Direct Rambus Memory Controller (RMC.d1)
    4. Direct Rambus Memory Controller (RMC2)
    5. Direct Rambus Clock Generator
    6. Dual Direct Rambus Clock Generator
    7. Direct Rambus Clock Generator-Lite
    8. Rambus RIMM Connector Specification
    9. 256/288-Mbit Direct RDRAM
    10. 128/144-Mbit Direct RDRAM for Short Channel
    11. RIMM Module Design Guide
    12. RIMM Module Specification
    13. Direct Rambus RIMM Continuity Module
    14. Direct Rambus SPD Specification
    15. Direct Rambus SPD Assembler User Guide
    16. CSP Die Shrink Solution for Memory Devices
    17. Concurrent RDRAM 16/18Mbit (2Mx8/9) & 64/72Mbit (8Mx8/9)
    18. Concurrent RDRAM User Guide
    19. Base/Concurrent Rambus Layout Guide

    ,

    1. Rambus RIMM Module
    2. Rambus RIMM Connector
    3. Rambus SO-RIMM Connector
    4. Rambus SO-RIMM
    5. Rambus SO-RIMM Continuity Module
    6. Rambus Clock Rise/Fall Time Measurement
    7. Test and Measurments
    8. Printed Circuit Board (PCB) Test Methodology
    9. RIMM Module Reference Designs
    10. Rambus RIMM Module/Continuity RIMM Module Impedance Measurement Using a Test Jig
    11. Rambus RIMM Module Propagation Delay Measurement and Optimization
    12. Evaluating Signal Integrity of Short Rambus Motherboard Traces and SO-RIMM Modules
    13. JESD625-A, Requirements for Handling Electrostatic-Discharge-Sensitive (ESDS) Devices
    14. JESD63, Standard Method for Calculating the Electromigration Model Parameters for Current Density and Temperature
    15. JESD79, Double Data Rate (DDR) Specification

    1. Rambus in High Availability Systems
    2. Direct Rambus Memory for PC Graphics
    3. Direct Rambus Memory for Mobile PCs
    4. Direct Rambus Memory for Large Memory Systems
    5. Direct Rambus System and Board Design Considerations
    6. Direct Rambus Memory for PC Systems
    7. Applications for Rambus Interface Technology
    8. Rambus Memory: Multi-Gigabytes/Second and Minimum System Cost
    9. Designing a Multimedia Subsystem with Rambus DRAMs

    10 2000 ., 30 2002 .

    Новости

    Раздел новостей >
    Попробовать новый дизайн       Подробнее

    Copyright © 1997—2024.

    О сайте

    Адрес для связи info@ixbt.com

    Наши проекты
    Полезные ссылки
    Связь с администрацией

    Нашли ошибку? Выделите текст и нажмите Shift+Enter.

    Copyright © 1997-2024